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1. 研究目的与意义

IRIG-B（DC码）为国际通用时间格式码，以其实际优越性能，成为对时设备首选的标准码型，用于各系统之间的时间同步，广泛的应用到电信、电力、军事等重要行业或者部门。该研究旨在设计一种基于FPGA 的IRIG-B码的解码系统。该系统采用FPGA 为主控器，采用容错技术，利用精准时间信息触发IRIG-B模块，完成IRIG-B(DC码)的解码。在DC 码的基础上解调出时间信息。使用Verilog语言进行全数字设计，所有功能均由硬逻辑实现，保证了B 码信号沿的准确。

2. 国内外研究现状分析

目前关于IRIG-B（DC码）的解码技术有很多。目前通用的做法是使用MCU或者DSP进行软件调制解调，FPGA进行辅助的波形产生，硬件设计比较复杂。这种采用软件进行调制解调的方法，数据采样处理都有一定的延时，并且使用的CPU不同，使用的软件以及版本不同，造成的延时有很大的随机性。由于IRIG-B对时精度高，解码以及协议比较复杂，对硬件要求高。一些自动化设备中的CPU计算能力有限，不能精确完整地计算出高精度的时间码。因此，国内外许多厂家在研发生产IRIG-B解码集成芯片。但是，集成芯片开发造价较高。并且，相较于国外，国内的IRIG-B解码集成芯片技术依旧落后。因此，国内加紧对该类产品的开发显得迫在眉睫。

3. 研究的基本内容与计划

基于quartusⅡ软件，设计irig-b码解调器（interrange instrumentation group, irig）的fpga原型系统。具体设计思路：首先将晶振提供的5mhz频率脉冲，经过分频，变成1000hz频率，为系统提供基准时间频率。再根据irig-b码中不同信号的不同脉宽和位置所代表的意义，将irig-b解码处理，提取其中的时间信息，并以标准bcd码的形式储存起来，并使用数码管将其显示出。

程序使用verilog hdl语言编写，进行全程数字设计，所有功能均由硬逻辑实现，保证了b码信号沿的准确。

研究计划：

4. 研究创新点

以往的IRIG-B码解码器一般采用单片机与TTL数字集成电路来实现，也有采用CPLD芯片解码。早期时统设备的IRIG-B码解码，多采用单片机解码的实现方法。采用单片机解码存在成本较低，所以目前仍在大量使用。但在单片机系统下解码方式实现复杂，因为单片机是串行多任务系统，程序指令的执行和中断的响应都需一定的时间。而在同步精度要求高的场合，该方法对提高同步精度存在一些问题，且器件多，体积、功耗大。器件多，导致可靠性差，单片机程序的执行也存在易死机的弱点。现场可编程门阵列(Field Programmable Gate Array简称FPGA)，作为专用集成电路（ASIC）领域中的一种半定制电路而实现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数量有限的缺点。各项性能指标均可严格达到要求。