1. 研究目的与意义

脉冲的宽度和间隔时间在电路检测中具有十分广泛的用途，例如测试某系统，测试它的脉冲宽度可以知道该产品是否符合设计要求，所以研制开发一套计量脉宽和间隔时间的装置，脉冲的频率以及在间隔时间内的脉冲个数都可以直观地显示出来具有很重要的意义。

基于VerilogHDL的脉冲高低电平持续时间测量电路设计是工程实践性课题，主要的目的是将所学习的电路知识、集成电路生将所学习的电路知识、集成电路设计和集成电路CAD的技能运用到实际的电路设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用集成电路设计。采用HDL语言描述电路系统，完成系统电路的设计和模拟，以及根据SYNOPSYS推荐流程完成电路设计和验证。通过实验完成脉冲高低电平持续时间测量电路的基本功能，根据CSMC的工艺完成电路设计，最后搭建测试电路，验证表明功能正确。

2. 课题关键问题和重难点

关键问题：测量高低电平持续时间，需要检测上升沿，然后启动计数器，再在下降沿停止计数器，该计数器的值就是高电平持续时间。

难点：脉冲的周期由高电平持续时间与低电平持续时间共同构成，为了改变周期，采用两个计数器来分别控制高电平持续时间和低电平持续时间。为了产生所需要时间的高电平，可以利用一个可预置数的减法计数器来达到目的，计数器设计分为两个部分，一部分是可预置数的自控制减法计数器；另一部分是减法计数器工作完成后的检测系统，检测到计数器工作完成后输出一个时钟周期宽的脉冲作为该计数器工作完成信号，并可作为下一个计数器工作的启动信号。

3. 国内外研究现状（文献综述）

veriloghdl是一种硬件描述语言（hdl:hardwaredescriptionlanguage），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。veriloghdl和vhdl是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由gatewaydesignautomation公司（该公司于1989年被cadence公司收购）开发。两种hdl均为ieee标准。hdl设计输入法的特点是有利于由顶而下设计,利于模块的划分与复用,而且在设计的过程中可以利用其自身具有的强大的行为描述能力,避开具体的器件结构,从逻辑行为上对所需的模块进行描述和设计,从而使设计与芯片的工艺与结构无关,可移植性好,通用性好。组合逻辑电路,是指该电路在任意时刻的稳定状态仅取决于该时刻的输入信号,而与输入信号作用前电路所处的状态无关。时序逻辑电路,是指该电路在任何时刻的稳定输出不仅取决于该时刻电路的输入,而且还取决于电路过去的输入所确定的电路状态,即与输入的历史过程有关。

fpga是在pal、gal、cpld等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（asic）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。在现代电子系统中。数字系统所占的比例越来越大。系统发展的趋势是数字化和集成化，而fpga作为可编程asic(专用集成电路)器件,在数字逻辑系统中发挥越来越重要的作用。

脉冲通常是指电子技术中经常运用的一种象脉搏似的短暂起伏的电冲击(电压或电流)。主要特性有波形、幅度、宽度和重复频率。脉冲是相对于连续信号在整个信号周期内短时间发生的信号，大部分信号周期内没有信号。就像人的脉搏一样。现在一般指数字信号，它已经是一个周期内有一半时间有信号。计算机内的信号就是脉冲信号，又叫数字信号。脉冲的宽度和间隔时间在电路检测中具有十分广泛的用途。例如测试某系统测试它的脉冲宽度可以知道该产品是否符合设计要求所以研制开发一套计量脉宽和间隔时间的装置脉冲的频率以及在间隔时间内的脉冲个数都可以直观地显示出来具有很重要的意义。

4. 研究方案

大致把整个系统分为以下几个模块：

振荡器模块：产生某一特定震荡频率的时钟，一般要求这一频率较高。

计数器模块：对振荡脉冲进行计数，用待测脉冲信号作为使能输入（或开关），这样就可以记录下脉冲有效的时间。

5. 工作计划

①查找文献，完成脉冲高低电平持续时间测量电路的系统功能、电路模块的系统级和划分；

②采用hdl语言描述电路系统，完成系统电路的设计和模拟；

③根据synopsys推荐流程完成电路设计和验证（完成脉冲高低电平持续时间测量电路的基本功能；根据csmc的工艺完成电路设计；搭建测试电路，验证表明功能正确）；