1. 研究目的与意义

随着近年来计算机技术的发展，数据交换的速度不断提高，外部设备与内存进行高速大批量的数据传送，而一般的数据传送（包括程序查询传送、中断传送等）是在cpu的控制下进行的，即cpu向地址总线和控制总线发出双方的地址和控制信息，再将要传送的数据送到数据总线并经过cpu的累加器送到存储单元或外部设备端口，且每次传送的位数有限（最多不超过cpu数据线宽度），其数据传送速度要比内存的存储速度低得多。

经cpu进行大批量的数据传送是很不经济的，尤其是不适合要求实时传送数据的场合。

所以，对于量大、高速的i/o数据可采用存储器直接存取方式（direct memory access）,简称dma方式，即一种高速数据传输操作方式，允许在外部设备和存储器之间直接读写数据而不需要通过cpu暂存。

2. 课题关键问题和重难点

关键问题：dma控制器即采用dma方式的外围设备与系统总线之间的接口电路，在中断接口的基础上再加dma机构组成。

本次课题设计的可选择通道的dma控制器受控于risc处理器，处理sdram、fb、rc间的数据传输。

划分为三个主要功能模块：data registers unit（dru）数据寄存器单元、address generator unit（agu）地址产生器单元、state controller unit（scu）状态控制器单元。

3. 国内外研究现状（文献综述）

dma传送的基本特点是不经过cpu,用硬件实现存储器和存储器之间、存储器和i/o设备之间的高速数据传送，减少了中间环节，而且存储器地址的修改和传送完成的报告均有硬件自动完成，大大提高了传送速度。

dma传送通常是采用dma控制器（dma controller,简称dmac）来取代cpu，由它负责dma传送的全过程控制。

dma控制器的主要用途是在cpu不干涉的前提下，负责存储器之间或存储器和外围设备之间的数据交换。

4. 研究方案

通过调查研究发现dma控制器的实现有以下几种方式：①软件实现②fpga实现③asic实现。

verilog hdl（hardware description language）是一种硬件描述语言,以文本形式描述数字系统硬件结构和行为的语句，它可以表示逻辑电路图、逻辑表达式、逻辑功能。

其灵活性好，在编译激励和建模方面有优势，类似c语言比较好掌握。

5. 工作计划

第1周：充分利用实验室的资源，查找相关资料和各类文献书记，深入了解DMA技术及基本的DMA控制器实现数据直接存储器存取的工作原理，调研与分析第2周：熟悉资料结合自己的想法撰写开题报告，交给导师审核并进行修改第3周：在掌握电路设计大概规模的基础上，做出电路系统的总体规划 第4周：结合资料并与导师交流讨论，完成基于Verilog HDL的DMA控制器设计第5周：进行验证，在不合理的地方做出修改直至能实现期望功能第6周：行为级设计及VHDL描述第7周：对单元电路进行验证，根据实际情况做出相应修改第8周：将各单元模块电路系统进行整合集成第9周：对电路系统进行测试和验证，及时修改并完善第10周：优化电路系统，使课题设计达到尽可能优秀的状态第11周：对整个毕设资料进行梳理，撰写毕业设计论文 第12周：毕业设计验收及答辩